Maintenance script: Presentation V4: sitasi, referensi, Math, Wikimedia Commons, dan atribusi

2026-08-27T23:02:44Z

Presentation V4: sitasi, referensi, Math, Wikimedia Commons, dan atribusi

← Revisi sebelumnya		Revisi per 27 Agustus 2026 23.02
Baris 1:		Baris 1:
	'''Back end of line''' atau '''back end of line''' ( '''BEOL''' ) adalah suatu proses [[fabrikasi perangkat semikonduktor]] yang terdiri dari [[pengendapan]] lapisan [[interkoneksi]] [[logam]] ke dalam [[Wafer (elektronik)\|wafer]] yang sudah berpola perangkat. Ini adalah bagian kedua dari fabrikasi IC, setelah front end of line (FEOL). Di BEOL, masing-masing perangkat ([[transistor]], [[kapasitor]], [[resistor]], dll.) dihubungkan satu sama lain sesuai dengan cara pemasangan kabel logam.		'''Back end of line''' atau '''back end of line''' ( '''BEOL''' ) adalah suatu proses [[fabrikasi perangkat semikonduktor]] yang terdiri dari [[pengendapan]] lapisan [[interkoneksi]] [[logam]] ke dalam [[Wafer (elektronik)\|wafer]] yang sudah berpola perangkat. Ini adalah bagian kedua dari fabrikasi IC, setelah front end of line (FEOL). Di BEOL, masing-masing perangkat ([[transistor]], [[kapasitor]], [[resistor]], dll.) dihubungkan satu sama lain sesuai dengan cara pemasangan kabel logam.<ref>J. Lienig, J. Scheible. [https://link.springer.com/book/10.1007/978-3-030-39284-0 Fundamentals of Layout Design for Electronic Circuits]. Springer. 2020. hlm. 82. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0.</ref><ref>[http://www.pctechguide.com/cpu-architecture/copper-interconnect-architecture Copper Interconnect Architecture].</ref>

	== Deskripai ==		== Deskripai ==
Baris 29:		Baris 29:

	== Langkah ==		== Langkah ==
	Langkah-langkah BEOL adalah:		Langkah-langkah BEOL adalah:
	* Silisidasi daerah sumber dan saluran serta daerah polisilikon.		* Silisidasi daerah sumber dan saluran serta daerah polisilikon.
	* Menambahkan dielektrik (lapisan bawah pertama adalah dielektrik pra-logam (PMD)– untuk mengisolasi logam dari silikon dan polisilikon), CMP memprosesnya		* Menambahkan dielektrik (lapisan bawah pertama adalah dielektrik pra-logam (PMD)– untuk mengisolasi logam dari silikon dan polisilikon), CMP memprosesnya
Baris 54:		Baris 54:

	== Referensi ==		== Referensi ==
			<references />
	*
	*
	* [https://link.springer.com/chapter/10.1007/978-3-030-39284-0_2 "Chapter 2: Technology Know-How: From Silicon to Devices"]. [https://www.ifte.de/books/pd/index.html ''Fundamentals of Layout Design for Electronic Circuits''], by Lienig, Scheible, Springer, , 2020. p. 82 (2.9.4 BEOL: Connecting Devices)



	== Sumber dan atribusi ==		== Sumber dan atribusi ==

	Konten artikel ini diadaptasi dari [https://id.wikipedia.org/w/index.php?title=Back+end+of+line+%28BEOL%29&oldid=29462567 Wikipedia bahasa Indonesia], revisi 29462567 (2026-07-15T16:54:21Z), yang tersedia berdasarkan lisensi Creative Commons Atribusi-BerbagiSerupa (CC BY-SA). Mohon gunakan konten ini secara bijak serta sesuai dengan ketentuan lisensi yang berlaku.		Konten artikel ini diadaptasi dari [https://id.wikipedia.org/w/index.php?title=Back+end+of+line+%28BEOL%29&oldid=29462567 Wikipedia bahasa Indonesia], revisi 29462567 (2026-07-15T16:54:21Z), yang tersedia berdasarkan lisensi Creative Commons Atribusi-BerbagiSerupa (CC BY-SA). Mohon gunakan konten ini secara bijak serta sesuai dengan ketentuan lisensi yang berlaku.

			<!-- WIKI_UNISSULA_PRESENTATION_V4 -->

Maintenance script: Impor teks terkontrol dari Wikipedia bahasa Indonesia; revisi 29462567; atribusi sumber disertakan.

2026-08-27T22:27:00Z

Impor teks terkontrol dari Wikipedia bahasa Indonesia; revisi 29462567; atribusi sumber disertakan.

Halaman baru

'''Back end of line''' atau '''back end of line''' ( '''BEOL''' ) adalah suatu proses [[fabrikasi perangkat semikonduktor]] yang terdiri dari [[pengendapan]] lapisan [[interkoneksi]] [[logam]] ke dalam [[Wafer (elektronik)|wafer]] yang sudah berpola perangkat. Ini adalah bagian kedua dari fabrikasi IC, setelah front end of line (FEOL). Di BEOL, masing-masing perangkat ([[transistor]], [[kapasitor]], [[resistor]], dll.) dihubungkan satu sama lain sesuai dengan cara pemasangan kabel logam.

== Deskripai ==
Dalam pembuatan IC, berbagai proses terlibat. Silikonnya berbentuk wafer tipis. Wafer Si mungkin berdiameter 200 mm dan tebal 0,45 mm, atau diameter 300 mm dan tebal 1 mm. Saat ini sebagian besar produsen menggunakan wafer 300 mm, sementara beberapa masih menggunakan wafer 200 mm. Jadi, wafer tipikal akan berukuran sebesar piring, tetapi ketebalannya lebih kecil. Bahannya rapuh dan karenanya harus ditangani dengan hati-hati. Meskipun ketebalan wafer setidaknya 0,45 mm, transistor dibuat dalam mikron pertama atau kurang. Jadi, hanya 0,1% dari seluruh ketebalan wafer yang digunakan. Sisanya digunakan terutama untuk kekuatan mekanik. Jika wafer dibuat dengan ketebalan yang lebih kecil, kemungkinan besar wafer akan mudah pecah saat dipegang. Atom silikon tersusun secara periodik dan ini disebut silikon [[kristal tunggal]]. Jika [[struktur kristal]] bersifat periodik untuk jarak yang pendek (misalnya mikron) tetapi jika terdapat putus pada jarak yang lebih jauh maka disebut polikristalin. Jika jarak antar atom bervariasi bahkan dalam jarak pendek, maka atom tersebut amorf. Untuk industri IC, silikon kristal tunggal digunakan sebagai bahan dasarnya.

Transistor dibuat pada wafer dengan menambahkan bahan tertentu (seperti boron atau fosfor). Kita akan mempelajari detailnya di bab-bab selanjutnya. Setelah transistor dibuat, transistor harus dihubungkan dengan benar menggunakan kabel penghantar. Kabel juga harus diisolasi. Jika tidak, akan terjadi korsleting dan chip tidak akan berfungsi. Dahulu alumunium digunakan sebagai bahan penghantar, tetapi kini tembaga digunakan sebagai konduktor. Ini disebut “interkoneksi”. Insulator yang digunakan sebelumnya adalah silikon di oksida, tetapi kini bahan baru yang disebut bahan “k rendah” digunakan dalam chip tingkat lanjut. Ini biasanya bahan organik, yang memiliki konstanta dielektrik rendah.

Pada jalur produksi, transistor dibuat terlebih dahulu baru kemudian dibuat interkoneksinya. Proses pembuatan transistor disebut Front End Of Line (FEOL) dan proses pembuatan interkoneksinya disebut Back End Of Line (BEOL). Meskipun transistor dibuat dalam satu tingkat (satu lapisan) wafer, interkoneksinya tidak dapat dibuat dalam satu tingkat, karena sambungannya sangat kompleks. Interkoneksi dibuat dalam 4 level atau lebih dan beberapa chip tingkat lanjut menggunakan hingga 9 level interkoneksi.

== MOL/BEOL ==
Pembuat chip sudah mulai melakukan penskalaan transistor pada node yang lebih maju, namun hal ini menjadi semakin sulit. Industri ini sedang berjuang untuk mempertahankan jadwal yang sama untuk kontak dan interkoneksi, yang mewakili porsi biaya yang lebih besar dan resistensi yang tidak diinginkan pada chip di node paling canggih. Sebuah chip terdepan terdiri dari tiga bagian—transistor, kontak, dan interkoneksi. Transistor berada di bagian bawah struktur dan berfungsi sebagai [[Sakelar|saklar]]. Interkoneksi, yang berada di bagian atas transistor, terdiri dari skema kabel tembaga kecil yang mentransfer sinyal listrik dari satu transistor ke transistor lainnya . Interkoneksi tersebut menjadi lebih kompak di setiap node, menyebabkan penundaan resistansi-kapasitansi (RC) yang tidak diinginkan pada chip.

Yang memperparah masalah ini adalah lapisan relativitas baru yang disebut garis tengah (MOL). MOL menghubungkan transistor terpisah dan bagian interkoneksi menggunakan serangkaian struktur kontak.

Pembuat chip mengirimkan proses finFET 16nm/14nm, dengan 10nm dan 7nm sedang dalam proses atau akan segera hadir. Dalam finFET, pengendalian arus dilakukan dengan menerapkan gerbang di ketiga sisi sirip. Namun, tidak semua akan beralih ke 16nm/14nm dan seterusnya. Bagi banyak orang, ini terlalu mahal atau tidak diperlukan. Daripada melanjutkan ke node berikutnya, mereka berencana untuk tetap menggunakan proses planar pada 28nm ke atas.

Sementara itu, pihak lain akan memilih untuk melakukan penskalaan secara vertikal daripada melakukan penskalaan secara brute force. Ada peningkatan minat terhadap teknologi 2.5D dan through-silicon via (TSV). Perusahaan yang beralih ke 16nm/14nm dan seterusnya akan menghadapi beberapa langkah proses baru dan mahal di front-end-of-the-line (FEOL), MOL, dan backend-of-the-line (BEOL). Transistor diproduksi di FEOL dengan luar biasa. Kontak dan interkoneksi dibuat di BEOL di pabrik.

Di MOL/BEOL, misalnya, ada langkah litografi, etsa, dan pengisian celah baru, kata Liu. Pada 10nm/7nm, pola quadruple self-aligned (SAQP) atau EUV akan diterapkan untuk penskalaan dimensi lebih lanjut di BEOL.

Baik MOL maupun BEOL memiliki tantangannya masing-masing. Proses backend-of-the-line tidak menjadi lebih mudah. Tantangan topologinya tidak sama dengan jalur tengah, tetapi Anda perlu mengulangi prosesnya '''berulang kali'''. Interkoneksi lini tengah adalah medan pertempuran saat ini. Ini memiliki batasan dimensi front-end dan backend. Ia memiliki kebebasan desain yang tidak dimiliki oleh front-end atau backend, jadi ada lebih banyak bentuk dan konstruksi yang harus dikelola dibandingkan apa pun.

== Metalisasi ==
Masing-masing perangkat dihubungkan dengan menumpuk lapisan oksida secara bergantian (untuk tujuan isolasi) dan lapisan logam (untuk jalur interkoneksi). Vias antara lapisan dan interkoneksi pada masing-masing lapisan dibentuk menggunakan proses penataan.

Logam yang umum adalah tembaga dan aluminium . BEOL umumnya dimulai ketika lapisan logam pertama diendapkan pada wafer. BEOL mencakup kontak, lapisan isolasi ( dielektrik ), level logam, dan situs ikatan untuk koneksi chip-ke-paket. Untuk proses IC modern, lebih dari 10 lapisan logam dapat ditambahkan ke BEOL.

Sebelum tahun 1998, hampir semua chip menggunakan aluminium untuk lapisan interkoneksi logam, sedangkan tembaga lebih banyak digunakan saat ini.

== Langkah ==
Langkah-langkah BEOL adalah:
* Silisidasi daerah sumber dan saluran serta daerah polisilikon.
* Menambahkan dielektrik (lapisan bawah pertama adalah dielektrik pra-logam (PMD)– untuk mengisolasi logam dari silikon dan polisilikon), CMP memprosesnya
* Buat lubang di PMD, buat kontak di dalamnya.
* Tambahkan lapisan logam 1
* Tambahkan dielektrik kedua, yang disebut dielektrik antar logam (IMD)
* Buatlah vias melalui dielektrik untuk menghubungkan logam yang lebih rendah dengan logam yang lebih tinggi. Vias diisi dengan proses Metal CVD .
* Ulangi langkah 4–6 untuk mendapatkan semua lapisan logam.
* Tambahkan lapisan pasif terakhir untuk melindungi microchip

Setelah BEOL terdapat "proses back-end" (disebut juga post-fab), yang dilakukan bukan di cleanroom, sering kali oleh perusahaan lain. Ini mencakup uji wafer, penggilingan wafer, pemisahan cetakan, pengujian cetakan, pengemasan IC , dan pengujian akhir.

== Lihat pula ==
* [[Fabrikasi wafer (elektronik)|Fabrikasi wafer]]
* [[Wafer (elektronik)|Wafer elektronik]]
* [[Manufaktur elektronik]]
* [[Fabrikasi semikonduktor]]
* [[Industri elektronika]]
* [[Manufaktur]]
* [[Fabrikasi]]
* [[Semikonduktor]]
* [[Front end of line (FEOL)]]
* [[Sirkuit terpadu]]

== Referensi ==

*
*
* [https://link.springer.com/chapter/10.1007/978-3-030-39284-0_2 "Chapter 2: Technology Know-How: From Silicon to Devices"]. [https://www.ifte.de/books/pd/index.html ''Fundamentals of Layout Design for Electronic Circuits''], by Lienig, Scheible, Springer, , 2020. p. 82 (2.9.4 BEOL: Connecting Devices)

== Sumber dan atribusi ==

Konten artikel ini diadaptasi dari [https://id.wikipedia.org/w/index.php?title=Back+end+of+line+%28BEOL%29&oldid=29462567 Wikipedia bahasa Indonesia], revisi 29462567 (2026-07-15T16:54:21Z), yang tersedia berdasarkan lisensi Creative Commons Atribusi-BerbagiSerupa (CC BY-SA). Mohon gunakan konten ini secara bijak serta sesuai dengan ketentuan lisensi yang berlaku.

Back end of line (BEOL) - Riwayat revisi

Maintenance script: Presentation V4: sitasi, referensi, Math, Wikimedia Commons, dan atribusi

Maintenance script: Impor teks terkontrol dari Wikipedia bahasa Indonesia; revisi 29462567; atribusi sumber disertakan.