Lompat ke isi

Proses 5 nm

Ensiklopedia Pengetahuan Universitas Islam Sultan Agung
Revisi sejak 23 Agustus 2026 10.22 oleh Maintenance script (bicara | kontrib) (Presentation V4: sitasi, referensi, Math, Wikimedia Commons, dan atribusi)
(beda) ← Revisi sebelumnya | Revisi terkini (beda) | Revisi selanjutnya → (beda)

Dalam fabrikasi semikonduktor, dalam Peta Jalan Perangkat dan Sistem Internasional mendefinisikan proses 5 nm sebagai simpul teknologi MOSFET setelah simpul 7 nm. Pada tahun 2020, Samsung dan TSMC memulai produksi chip 5 nm, untuk produk seperti Apple, Marvell, Huawei, dan Qualcomm.[1][2]

Istilah "5 nm" tidak ada hubungannya dengan ukuran dari dari transistor atau bagian transistor yang berukuran 5 nanometer. Menurut proyeksi yang terdapat dalam Peta Jalan Perangkat dan Sistem Internasional pada tahun 2021 yang diterbitkan oleh IEEE Standards Association Industry Connection, "node 5 nm diharapkan memiliki pitch gerbang yang dihubungi sebesar 51 nanometer dan pitch logam paling rapat sebesar 30 nanometer"[3] Namun, dalam praktik komersial dunia nyata, "5 nm" digunakan terutama sebagai istilah pemasaran oleh masing-masing produsen microchip untuk merujuk pada generasi baru chip semikonduktor yang lebih baik dalam hal kepadatan transistor yang meningkat, peningkatan kecepatan dan pengurangan konsumsi daya dibandingkan dengan pendahulunya, proses 7 nm.[4][5]

Sejarah

Efek terowongan kuantum melalui gerbang lapisan oksida pada transistor 7 nm dan 5 nm menjadi semakin sulit untuk diatur menggunakan proses semikonduktor yang ada.[6] Perangkat transistor tunggal di bawah 7 nm pertama kali ditunjukkan oleh para peneliti di awal tahun 2000-an. Pada tahun 2002, tim riset IBM yaitu Bruce Doris, Omer Dokumaci, Meikei Ieong dan Anda Mocuta membuat MOSFET silikon-on-insulator (SOI) berukuran 6 nanometer.[7][8]

Pada tahun 2003, tim peneliti Jepang di NEC, dipimpin oleh Hitoshi Wakabayashi dan Shigeharu Yamagami, membuat MOSFET 5 nm pertama.[9][10] Pada 2015, IMEC dan Cadence telah membuat chip uji 5 nm. Chip uji fabrikasi bukanlah perangkat yang berfungsi penuh melainkan untuk mengevaluasi pola lapisan interkoneksi.[11][12] Pada tahun 2015, Intel melaporkan konsep FET kabel nano lateral (atau gate-all-around) untuk node 5 nm.[13]

Pada tahun 2017, IBM mengungkapkan bahwa mereka telah membuat chip silikon 5 nm, menggunakan lembaran nano silikon dalam konfigurasi gate-all-around (GAAFET), pengembangan dari desain terdahulu FinFET. Transistor GAAFET yang digunakan memiliki 3 lembar nano yang ditumpuk, seperti halnya pada desian FinFET yang memiliki beberapa sirip fisik berdampingan yang secara elektrik dianggap satu unit. Chip IBM berukuran 50 mm2 dan memiliki 600 juta transistor per mm2, dengan total 30 miliar transistor (1667 nm 2 per transistor, jarak antar transistor 41 nm).[14][15]

Proses node "5 nm"

5 nm
IRDS roadmap 2017[16] Samsung[17][18][19][20][21] TSMC[22]
Nama proses 7 nm 5 nm 5LPE 5LPP N5 N5P 4N[23]
Transistor density (MTr/mm2) 126.9[24] 138.2[25][26]
SRAM bit-cell size (μm2) 0.027[27] 0.020[28] 0.0262[29] 0.021[30]
Transistor gate pitch (nm) 48 42 57 51
Interconnect pitch (nm) 28 24 36 28[31]
Release status 2019 2021

Proses node 4 nm

Samsung[32][33][34][35][36] TSMC Intel[37][38]
Nama proses 4LPE 4LPP 4LPP+ 4HPC 4LPA N4 N4P N4X[39][40][41] 4 (Formerly called Intel 7nm)[42]
Transistor density (MTr/mm2) 137[43] 143.7[44] 123.4[45]
SRAM bit-cell size (μm2) 0.0262[46] 0.024[47]
Transistor gate pitch (nm) 57 51 50
Interconnect pitch (nm) 32 28 30
Release status [48]
2023 production[49]

Generasi setelah 5 nm

3 nm (3-nanometer) adalah istilah biasa untuk generasi setelah proses 5 nm. Pada tahun 2021, TSMC berencana untuk mengkomersialkan simpul 3 nm, sementara Samsung dan Intel memiliki berencana tahun 2023.[50][51][52]

Lihat pula

Pranala luar

Referensi

  1. ↑ Dr Ian Cutress. 'Better Yield on 5nm than 7nm': TSMC Update on Defect Rates for N5. AnandTech.
  2. ↑ Marvell and TSMC Collaborate to Deliver Data Infrastructure Portfolio on 5nm Technology. HPCwire.
  3. ↑ International Roadmap for Devices and Systems: 2021 Update: More Moore. IEEE. 2021. hlm. 7.
  4. ↑ TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is".
  5. ↑ Samuel K. Moore. A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric. IEEE Spectrum. IEEE. 21 July 2020.
  6. ↑ Quantum Effects At 7/5nm And Beyond. Semiconductor Engineering.
  7. ↑ IBM claims world's smallest silicon transistor - TheINQUIRER. Theinquirer.net. 2002-12-09.
  8. ↑ Bruce B. Doris. Extreme scaling with ultra-thin Si channel MOSFETs. December 2002. hlm. 267–270. doi:10.1109/IEDM.2002.1175829. ISBN 0-7803-7462-2.
  9. ↑ NEC test-produces world's smallest transistor. Thefreelibrary.com.
  10. ↑ Hitoshi Wakabayashi. Sub-10-nm planar-bulk-CMOS devices using lateral junction control. December 2003. hlm. 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5.
  11. ↑ IMEC and Cadence Disclose 5nm Test Chip. Semiwiki.com.
  12. ↑ The Roadmap to 5nm: Convergence of Many Solutions Needed. Semi.org.
  13. ↑ Mark LaPedus. 5nm Fab Challenges. 2016-01-20.
  14. ↑ Bu Huiming. 5 nanometer transistors inching their way into chips. IBM. June 5, 2017.
  15. ↑ IBM Figures Out How to Make 5nm Chips. Uk.pcmag.com. 5 June 2017.
  16. ↑ IRDS international roadmap for devices and systems 2017 edition.
  17. ↑ Scotten Jones. Can TSMC Maintain Their Process Technology Lead. SemiWiki. 29 April 2020.
  18. ↑ Samsung Foundry Update 2019. SemiWiki. 6 August 2019.
  19. ↑ Samsung 5 nm and 4 nm Update. WikiChip. 19 October 2019.
  20. ↑ 5 nm lithography process. WikiChip.
  21. ↑ Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements. 5 July 2022.
  22. ↑ Scotten Jones. Can TSMC Maintain Their Process Technology Lead. SemiWiki. 29 April 2020.
  23. ↑ NVIDIA Delivers Quantum Leap in Performance, Introduces New Era of Neural Rendering With GeForce RTX 40 Series. NVIDIA Newsroom.
  24. ↑ Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements. 5 July 2022.
  25. ↑ The TRUTH of TSMC 5nm.
  26. ↑ N3E Replaces N3; Comes in Many Flavors. 4 September 2022.
  27. ↑ INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE. ITRS. 2017.
  28. ↑ INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2017 EDITION - MORE MOORE. ITRS. 2017.
  29. ↑ Did We Just Witness The Death Of SRAM?. 4 December 2022.
  30. ↑ Did We Just Witness The Death Of SRAM?. 4 December 2022.
  31. ↑ J.C. Liu. A Reliability Enhanced 5nm CMOS Technology Featuring 5th Generation FinFET with Fully-Developed EUV and High Mobility Channel for Mobile SoC and High Performance Computing Application. doi:10.1109/IEDM13553.2020.9372009.
  32. ↑ Scotten Jones. Can TSMC Maintain Their Process Technology Lead. SemiWiki. 29 April 2020.
  33. ↑ Samsung 5 nm and 4 nm Update. WikiChip. 19 October 2019.
  34. ↑ 5 nm lithography process. WikiChip.
  35. ↑ Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements. 5 July 2022.
  36. ↑ Samsung Foundry Vows to Surpass TSMC within Five Years.
  37. ↑ Dr Ian Cutress. Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!. AnandTech.
  38. ↑ Ryan Smith. Intel 4 Process Node In Detail: 2x Density Scaling, 20% Improved Performance. AnandTech.
  39. ↑ TSMC Introduces N4X Process. TSMC. 16 December 2021.
  40. ↑ The Future Is Now (blog post). TSMC. 16 December 2021.
  41. ↑ TSMC Unveils N4X Node. AnandTech. 17 December 2021.
  42. ↑ Gavin Bonshor. Intel Core i9-13900K and i5-13600K Review: Raptor Lake Brings More Bite. AnandTech. 20 October 2022.
  43. ↑ Samsung 3nm GAAFET Enters Risk Production; Discusses Next-Gen Improvements. 5 July 2022.
  44. ↑ TSMC N3, and Challenges Ahead. 27 May 2023.
  45. ↑ David Schor. A Look At Intel 4 Process Technology. WikiChip Fuse. 19 June 2022.
  46. ↑ Did We Just Witness The Death Of SRAM?. 4 December 2022.
  47. ↑ Did We Just Witness The Death Of SRAM?. 4 December 2022.
  48. ↑ Chaim Gartenberg. The summer Intel fell behind. The Verge. 29 July 2021.
  49. ↑ Intel Unveils Meteor Lake Architecture: Intel 4 Heralds the Disaggregated Future of Mobile CPUs.
  50. ↑ Samsung 3 nm GAAFET Node Delayed to 2024.
  51. ↑ Anton Shilov. Samsung: Deployment of 3nm GAE Node on Track for 2022. AnandTech.
  52. ↑ Anton Shilov. TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022. AnandTech.

Sumber dan atribusi

Konten artikel ini diadaptasi dari Wikipedia bahasa Indonesia, revisi 29454919 (2026-07-13T23:50:28Z), yang tersedia berdasarkan lisensi Creative Commons Atribusi-BerbagiSerupa (CC BY-SA). Mohon gunakan konten ini secara bijak serta sesuai dengan ketentuan lisensi yang berlaku.


Diperoleh dari "https://wiki.unissula.ac.id/index.php?title=Proses_5_nm&oldid=1713"